项目描述 ：
A simple pipelined MIPS CPU implemented in verilog. Can perform add, addi, beq, j, lw, and sw instructions.

高级语言： Verilog

项目主页：

项目地址: git://github.com/reedv/Simple-MIPS-CPU.git

创建时间： 2016-08-28T03:04:49Z
项目社区：https://github.com/reedv/Simple-MIPS-CPU
开源协议：
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